A Reconfigurable TDM Hardware Accelerator for adLIF Spiking Neural Networks

Traditional frame-based computer vision paradigms face significant limitations in real-time edge computing due to temporal redundancy and high data bandwidth requirements. Dynamic Vision Sensors (DVSs) offer a solution by mimicking biological retinas to provide asynchronous, event-driven data acquisition with microsecond precision and high dynamic range. However, there is a lack of specialized hardware architectures capable of executing these networks without sacrificing the inherent sparsity and low-power advantages of the spiking paradigm. This thesis proposes a highly customizable, area-efficient digital SNN accelerator specifically designed to implement adaptive Leaky Integrate-and-Fire (adLIF) neuron dynamics. Unlike standard LIF models, the adLIF model incorporates spike-frequency adaptation (SFA) through a current-based feedback mechanism, providing richer temporal features and intrinsic activity stabilization. The architecture utilizes a Time Division Multiplexing (TDM) execution model, employing a single physical Processing Element (PE) to sequentially update virtual neuron states. This virtualization strategy allows for runtime reconfigurability of arbitrary fully connected topologies, constrained only by internal SRAM capacity. To optimize throughput, the design features a hardware pipeline that overlaps asynchronous event ingestion, memory transfers, and multi-layer processing. The system was implemented in SystemVerilog and targeted at an AMD Artix-7 FPGA. Experimental results demonstrate a highly efficient hardware footprint, requiring only 5,507 LUTs, 4,668 FFs and 3 DSP slices. The accelerator was validated using the PokerDVS and N-MNIST benchmarks, achieving 91.16 % accuracy on N-MNIST using a 12-bit/8-bit fixed-point quantization strategy. Operating at 100 MHz with a total power consumption of 311 mW, the system supports a throughput between 1.27 - 5.08 MEPS for the tested topologies, providing a robust solution for real-time neuromorphic event recognition at the power-constrained edge.

I paradigmi tradizionali di visione artificiale basati su frame presentano limitazioni significative nelle applicazioni di edge computing in tempo reale, a causa della ridondanza temporale e degli elevati requisiti di larghezza di banda. I Dynamic Vision Sensors (DVS) offrono una soluzione efficace. Emulando la retina biologica forniscono un'acquisizione dati asincrona e guidata dagli eventi (event-driven), garantendo una precisione al microsecondo e un'elevata gamma dinamica. Tuttavia, si riscontra una carenza di architetture hardware specializzate, capaci di processare i dati provenienti da questi sensori, senza sacrificare la sparsità intrinseca e i vantaggi di basso consumo tipici del paradigma spiking. Questa tesi propone un acceleratore digitale per Spiking Neural Networks (SNN), altamente personalizzabile ed efficiente in termini di occupazione d'area, progettato specificamente per implementare la dinamica neuronale di tipo adaptive Leaky Integrate-and-Fire (adLIF). A differenza dei modelli LIF standard, il modello adLIF integrando la Spike Frequency Adaptation (SFA) attraverso una corrente di feedback, fornendo caratteristiche temporali più ricche e una stabilizzazione intrinseca durante la fase di addestramento. L'architettura sfrutta un modello di esecuzione basato sul multiplexing a divisione di tempo (TDM), impiegando una singola unità di elaborazione fisica (PE) per aggiornare sequenzialmente gli stati dei neuroni virtuali. Questa strategia di virtualizzazione consente la riconfigurabilità a runtime di topologie fully connected arbitrarie, con il solo vincolo della capacità della SRAM interna. Per ottimizzare il throughput, il design include una pipeline hardware che sovrappone la ricezione asincrona degli eventi, i trasferimenti di memoria e l'elaborazione dei layer. Il sistema è stato implementato in SystemVerilog e sintetizzato su FPGA AMD Artix-7. I risultati sperimentali dimostrano un'elevata efficienza nell'uso delle risorse, richiedendo solo 5.507 LUT, 4.668 FF e 3 DSP. L'acceleratore è stato validato tramite i benchmark PokerDVS e N-MNIST, raggiungendo un'accuratezza del 91,16 % su N-MNIST con una strategia di quantizzazione a virgola fissa a 12/8 bit. Operando a 100 MHz con un consumo di potenza totale di 311 mW, il sistema supporta un throughput compreso tra 1,27 e 5,08 MEPS per le topologie testate, offrendo una soluzione robusta per il riconoscimento di eventi neuromorfici in tempo reale in contesti edge con vincoli energetici stringenti.